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작성일 : 21-07-24 18:41
[전기/전자] 아직도 반도체 공정의 이름 마케팅에 속는 사람들이 있네요.
 글쓴이 : 이름없는자
조회 : 1,321  

요즘 반도체 파운드리 업체들이 3 나노니 5 나노 7 나노 니 하는 게 
무슨 기술 수준을 나타낸 다고 착각하는 분들이 있는 거 같은데 
요즘은 나노 숫자와 실제 기술 수준과는 별로 관련 없습니다.

각 회사에서 3 나노니 5 나노니 하는 건 
마치 갤럭시21 이나 아이폰 12 처럼 각 회사가 붙이는 상표명일 뿐 
실제 기술 수준과는 아무런 관련이 없는 숫자 입니다. 
갤럭시 21 이 숫자가 높다고 아이폰 12 보다 고성능인 건 아니죠.

다만 같은 회사인 경우는 대체로 삼성 7나노 보다는 삼성 5나노가 
더 나중에 나온  미세한 공정인 것은 맞지만 
삼성 5나노가 TSMC 의 7 나노나 인텔의 10 나노 공정보다 
더 미세하고 진보된 미세공정 인 건 아닙니다.

과거에는 그 몇나노 숫자가 물리적 실체가 있어서 (예를 들어 최소 feature size) 
그게 비슷하면 비슷한 기술 수준이라고 평가할 수 있었지만 
지금은  그 나노 숫자를 뒷받침할 아무런 실체가 없는 
그냥 각 회사가 멋대로 붙이는 상표명이라고 보시면 됩니다.
그래서 TSMC 나 삼성이나 다들 뻥튀기를 하고 있지요.

만약 10 나노에서 7 나노로 또 5 나노로 가는게 물리적 실체가 있다면 
각각 트랜지스터 밀도에서는 2배, 또 4배로 높아져야 하는데 
지금은 삼성은 7나노 5 나노 3나노로 가면서 
불과 30% 70% 밖에 밀도가 높아지 못하고 있지요.
몇 년동안 옛날 같으면 아직 1세대 정도 진보도 
이루지 못하고 있는 거지요. 

https://www.hardwaretimes.com/samsungs-3nm-node-expected-to-be-less-denser-than-intels-7nm-and-tsmcs-5nm/

삼성 3 나노 = 1.7 M Tr/mm2 (2022년 양산 예정)
TSMC 5 나노 = 1.73 M Tr/mm2 (2020년 양산)
인텔  7 나노 = 1.8 M Tr/mm2 (2023 양산 예정)

https://www.hardwaretimes.com/wp-content/uploads/2021/07/TSMC-Samsung-Intel-Nodes.jpg



출처 : 해외 네티즌 반응 - 가생이닷컴https://www.gasengi.com


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revneer 21-07-24 18:57
   
그럼 ibm이 탑인가요? 아니구나 tmsc구나 트랜지스터 직접도를 이야기하는거같은데 직접도와 성는은.절대적으로 비례하는지?
     
이름없는자 21-07-24 19:19
   
IBM 2 나노는 아직 실험실에서 성공한 발표 정도에 불과해서 TSMC 의 2나노 발표와 별 차이가 없다고 봅니다. 그리고 트랜지스터 밀도가 곧 성능과 비례하는 건 아니지만 대체로 상관관계는 있고 적어도 웨어퍼당 칩 생산량에는 비례하죠. 밀도가 2배가 되면 웨이퍼 한장당 생산량은 2배가 되지요. 즉 같은 칩을 각각 삼성과 TSMC 의 5나노 공정으로 생산해도  수율이 같다고 가정하면 삼성에서는 127 개가 나오는 칩이라면 TSMC 에서는 칩이 173 개가 나온 다는 거죠. 같은 웨이퍼 생산 가격이면 그만큼 칩당 원가도 싸지는 거고 성능도 TSMC 가 더 우세할 가능성이 높고. 이러니 TSMC 가 떼돈을 버는 거죠.
이름없는자 21-07-24 19:33
   
TSMC 도 내년 아이폰 14 용 칩 생산에 3 나노 공정을 적용한다고 하는데 삼성도 아마 올해 연말이나 내년 초에는 3나노 공정 양산에 들어갈 수 있을 겁니다. 하지만 공정밀도에도 2.9 : 1.7 이니 거의 2배 차이고 이정도면 2배에 가까운 밀도이고 원가가 절반이고 성능도 50% 정도는 차이가 날 겁니다. 삼성은 사실상 경쟁이 안되는 거지요. 이정도 원가와 성능차이면 삼성이나 TSMC 가 고객과 경쟁하고 안하고는 전혀 문제가 되는게 아니지요.
중고인생 21-07-24 22:48
   
https://www.hardwaretimes.com/samsungs-3nm-node-expected-to-be-less-denser-than-intels-7nm-and-tsmcs-5nm/

이기사 밑에서 적어놧던데 가만히 보니깐 그래프표 밑에 소스가 디지타임스 TSMC홍보용 찌라시 아니던가요???

디지타임스발 그래프를 도저히 신뢰가 안되는걸요 전 님은 TSMC 나스닥 상장된 주주같은데요 ㅎㅎ

그리고 마켓팅용 용어 아닙니다 그만치 칩에면적이 줄어들고 선폭이 줄어드는겁니다

그러면 미쳣다고 마켓팅용 용어라면 연구계발을 몇조씩쓰면서 만들어 내겟어요???

그리고 현반도체소재인 실리콘소재의 한계치가 2나노라고 하던데 이런한계치가 먼필요가 있나요???

그러면 나노에서 옹크스로 가는 미세공정 과 소재를 국내연구업체에서 계발햇다고 몇달전 기사에서 밨습니다

https://www.sciencetimes.co.kr/news/unist-0노미터-구조-광학소자-제조-기술-개발/

그럼 이건 먼가요??? 이런것도 그냥 마켓팅용이겟네요 ㅎㅎㅎㅎㅎㅎㅎㅎㅎㅎ

그러면 머하러 삼성은 3나노에서 핀펫3차원구조로 가면 누설전류로 간섭이 생겨서 GAA MBCFET 4차원 구조로

갓겟어요???

그냥 마켓팅용인데 얼렁뚱땅 핀펫으로 만들어서 3나노다 이러면 되는데 광고만 잘때리면 되겟네요 ㅎㅎ
     
이름없는자 21-07-25 00:10
   
그럼 10 나노에서 7 나노 거쳐서 5 나노로 갔으면 트랜지스터 밀도가 4배로 늘어났어야 하는데 왜  2배도 안되고 겨우 70% 늘어난 건가요?  5 nm 공정이라고 하는데  도대체 미세 구조의 어디가 5 nm 라는 겁니까? 과거의 minimum feature size 로 세대를 구분하던 시대는 이미 지나갔습니다.

여기 각 회사의 7 nm 공정의 실제 물리적 사이즈에 대한 표가 있습니다.
https://en.wikichip.org/wiki/7_nm_lithography_process
여기 어디서 7 nm 라는 값이 나옵니까?
FIN 피치도 30 나노이고 게이트 길이도 10 나노 입니다. 7 이라는 숫자는 전혀 근거가 없어요.

이런거로 속이기 어려운게 제곱미터당 트랜지스터 밀도이죠. 그건 특정 사이즈로 구분하는게 아니고 실제 회로 상의 TR 숫자를 의미하는 거죠. 이게 제일 웨이퍼당 생산할 수 잇는 칩의 갯수를 계산하는데 도움이 되는 값이죠. 실제로 회로 사이즈를 0.7 배로 축소해야 트랜지스터 밀도가 2배, 웨이퍼당 칩의 갯수가 2배로  늘어날 수 있는 거죠.
이슬내림 21-07-25 07:34
   
n나노는 선폭 아닌가요?
n나노 이야기 히시면서 왜 집적도를 갖고 오셨는제...
     
이름없는자 21-07-25 17:08
   
옛날에는 n 나노의 n 이 최소 선폭이었지만 지금은 아니라는거죠. 지금 7나노 5나노 하는 것과 실제 반도체 선폭과는 별로 관계가 없습니다.  그냥 업체 들이 멋대로 붙인 것에 불과 합니다. 예전에는 선폭이 0.7 배 ( 65나노 -> 45 나노) 줄어들면 밀도가 2배로 늘었지만 지금은 10 -> 7 나노로 줄어들어도 밀도는 30% 정도 늘어날 뿐이지요. 즉 선폭이 그 사이즈로 줄어든게 아니라는 거죠.

과거에는 65 nm 공정이라고 하면 일반적으로 gate length 가 대충 65 부근 이었지만 지금 은  16 나노 공정이라고 해도 gate length 는 32나노 부근이죠.

지금 TSMC 나 삼성이 5 나노 로 부르는 공정도 옛날 식으로 따지면 10 나노 공정으로 불러야 할 걸 5 나노라고 과장해서 마케팅을 하고 있습니다.
자반이 21-07-25 18:41
   
ㅎㅎㅎ 웃고간다
 
 
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