10나노 이하는 사실상 회로를 3D 로 쌓아서 회로 간격을 줄여 10나노 대비 30%면적으로 구현하니 3나노다! 라고 하는 것이지 회로 선폭은 비슷합니다.
즉 회로의 선폭은 실질적으로 물리적 한계에 도달했고 이를 어떻게 3D로 잘 쌓을까 하는 공정기술이 현재 반도체 기술의 진행 방향이죠.
핀펫은 회로를 세로로 돌려서 최초 돌파구를 찾은 기술이고 요즘 공정은 회로를 공중에 띄워 4면을 이용해 전류를 흐르게 함으로써 회로 단면적을 줄이자 하는 거죠.
회로가 워낙 미세해서 최초 구현하는 것만 문제가 되는 것은 아니고 공정의 품질을 안정적으로 유지하는게 더 복잡합니다.
가령 기계적인 구동부품 베어링 볼의 원자 한층만 마모되어도 품질에 영향을 주니까요.

그 동안 말로만 언제 된다 된다 하더니 실제로 양산을 시작한 건 TSMC나 애플에겐 의미가 크죠.
이제 내년 상반기에 3나노 M2 Pro 칩을 쓴 맥프로 같은 제품을 볼 가능성이 높아진거죠.
아이폰 15 에도 확실히 진보된 칩이 들어간다는 거고. 아이폰 14 CPU는 반쯤 재탕이었죠.
다만 같은 날 다른 매체에 나온 보도에는 양산이긴 하지만 생산량 자체는 그럴게  많지 않아
거의 애플 만 사용할  거고  수억개 대량 양산이 가능하고 퀄컴 등 다른 업체 수요도 감당할 만한
N3E 공정은 내년 2분기 정도에나 본격 투입될 거라는 뉴스도 있죠.
TSMC 는 그 두 공정외에 3 나노 대에서 3가지 추가해서 총 5가지 정도 공정을 순차적으로 개발 중이라고 합니다.

하지만 이런 발전도 점차 의미가 약해지는게 공정은 미세화되는데 실제 칩 밀도는 크게
높아지지 않고 있다는 문제가 있습니다. 바로 CPU 설계에서 많은 면적을 차지하는
캐시에 쓰이는 SRAM 셀 (6개의 트랜지스터 필요) 의 면적은  3나노 공정이나 5 나노 공정이나
별 차이가 나지 않습니다.
즉 미세공정에도 불구하고 칩면적이 크게 줄어들지 않는다는 한계에 봉착한 겁니다.
그래서 MCM 같은 멀티 칩 기술이 공정의 미세화 못지않은 중요한 기술이 될 겁니다.

업력에 따른 오랜 경험을 가진 엔지니어들의 노하우가 있으니 7나도도 EUV 없이 기존 불화아르곤 공정으로 했으나 어짜피 6나노, 5나노로 계속 선단공정 미세화 하려면 EUV 필요하고

업력에 따른 오랜 경력을 가진 엔지니어들의 노하우가 있으니 3나노도 GAA 없이 기존 핀펫으로 공정으로 했으나 어짜피 2나노, 1나노 하려면 GAA 해야함.

핀펫은 GAA보다 공정단계가 2배라는데 전문가님 의견좀 올려주세요

TSMC 가 GAA 를 할 수 있느냐와는 별개로 고객이 GAA 기술에 맞게 팹리스 설계를 해야 한다.

서로 찰떡같이 협동해야 하는데, 고객은 GAA 팹리스가 서툴고, 파운드리도 GAA 생산이 서툴면 환장의 결과물이 나오겠지. 단순히 파운드리만의 수율 문제가 아니라...

5나노인가 3나노 부터는 cpu전체크기는 변함이 없다던데요...
이제 3나노에서 2나노로 바뀌더라도 최종완성된 칩크기는 같다는...
예전엔 나노가 줄어들면 칩 크기도 줄었는데...

3나노가 문제가 아니라

그 이후가 문제 겠져..

이미 TSMC 방식은 한계에 이르렀으니.. 그리고 같은 3나노 라도 성능차이가 조금 날겁니다..

다만 TSMC 방식이  반도체 설계비용이 적게 들고 대신에  성능은 삼성파운드리 방식의 3나노가 더 좋습니다..

이것은 이후에 삼성 파운드리는 이미 방식을 바꾸었기 때문에 이미 미세 공정에서는 우위를 점했다고 보고

TSMC 는 아직 3나노 이후 미래에 대한 비전이 없습니다.. 언론 발표만 하고 있지.. 현재 3나노도 삼성 파운드리에 비해 6개월 정도 늦었고.. 이후 더 미세 공정으로 갈때는 지금 방식으로는 힘듬..