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작성일 : 17-06-10 02:29
[일본] 삼성, EUV 리소그래피 채용한 7nm FinFET기술 공개
 글쓴이 : 하나둘넷
조회 : 6,616  

https://headlines.yahoo.co.jp/hl?a=20170608-00000037-impress-sci
출처 : 일본 Impress WATCH

한국 삼성전자는 미세가공에 EUV(Extreme Ultra-Violet:극자외선)리소그래피 기술을 채용한 7nm세대 FinFET 기술을 개발하고 그 개요를 국제학회「VLSI기술심포지엄」에서 6월 7일 공표했다. (강연번호T6-1)

삼성전자는 이전부터 7nm세대 LSI 양산에 EUV리소그래피 기술을 도입할 것임을 표명해왔다. 그리고 올해(2017년) 2월에 미국 샌프란시스코에서 개최된 국제학회「ISSCC 2017」에서, EUV리소그래피를 미세가공에 도입한 7nm세대의 SRAM실리콘 다이를 발표했다. (차세대 모바일을 실현하게될 7nmSRAM기술을 TSMC와 삼성이 발표)

다만, ISSCC는 회로기술에 관한 국제학회이기에 트랜지스터 기술이나 메모리셀 기술등에 관해서는 밝히지 않았다. 디바이스 기술의 국제학회인 VLSI기술심포지엄까지 기술정보를 미공표인 상태로 두었다라고도 말할 수 있겠다.


■EUV리소그래피 도입으로 마스크 장수를 3/4이하로 줄이다 

7nm세대의 양산개시는 내년(2018년)이후가 될 것으로 알려져 있다. 이와 비교해서 작년(2016년)말에 양산을 시작한 10nm세대에 사용한 방식과 동일한 ArF액침 리소그래피 멀티패터닝 기술을 7nm세대에 적용하게 되면, 회로패턴 형성용 마스크의 장수는 10nm세대와 비교해서 20%정도 증가하게 된다. 또한 구부러진 형태의 복잡한 패턴을 형성하기가 매우 어렵게 된다. 
 
그러한 이유로 7nm세대에서는 부분적으로 EUV리소그래피를 도입하게 되면, 마스크 장수는 10nm세대와 비교해서 20% 줄어들게 되고 7nm세대의 미세가공을 ArF액침 멀티패터닝만으로 처리한 경우와 비교해서 마스크 장수는 25% 줄일 수 있게 된다. 또한, 구부러진 형태의 복잡한 패턴을 매우 명료하게 형성할 수 있게 된다.


구부러진 선을 포함한 회로패턴의 가공에 EUV리소그래피를 도입한 효과.
위의 사진은 EUV리소그래피에 의한 가공패턴, 아래 사진은 ArF액침 리소그래피와
멀티패터닝을 조합한 가공패턴.
EUV리소그래피는 구부러진 부분이 명료하게 표현되어 있는 것을 알 수 있다.
다만, 치수축척이 공표되지 않은 점에 주의가 필요하다.
사진출처 : VLSI심포지엄 실행위원회가 보도기관용으로 공표한 자료



10nm세대의 ArF액침 리소그래피를 기준으로 한, 7nm세대에 따른 마스크 장수의 변화(상대치)
7nm세대에서는 EUV리소그래피를 도입하는 것으로 마스크 장수가 줄어든다.
사진출처 : VLSI심포지엄 실행위원회가 보도기관용으로 공표한 자료


■MOL층과 최소간격인 금속배선층에 EUV리소그래피를 적용

EUV리소그래피를 적용한 것은 트랜지스터(FinFET)와 금속배선을 연결하는 MOL(Middle-Of-Line)층과 최소간격의 금속배선층이다. 다만, MOL의 가공치수나 금속배선의 최소간격라고 하는 정량적 치수는 공표하지 않았다. 

FinFET은 삼성이 제4세대라고 호칭한 핀(Fin)을 채용하고 있다. 조금 색다른 부분은 핀의 두께를 n 채널MOSFET에서는 두껍게, p 채널 MOSFET에서는 얇게 한 점이다. 이는 드레인 전압의 증가에 의해 서브 스레숄드 전류가 증가하고(문턱전압이 낮아지고)、DIBL(Drain-Induced Barrier Lowering)를 억제하기 위해서라고 한다. 

트랜지스터의 문턱전압은 최소 3종류가 있다. 문턱전압이 높은 순으로 RVT(Regular Voltage Threshold)、LVT(Low Voltage Threshold)、SLVT(Super Low Voltage Threshold)로 부르며 구분하고 있다. 

7nm세대의 FinFET에 의해 구성된 CMOS로직의 성능향상은 아래와 같다.
동일한 소비전력일 경우, 속도는 7nm세대가 20%정도 높으며, 동일한 속도(동작주파수)일 경우, 소비전력은 7nm세대가 35% 낮다.


7nm FinFET기술과 10nm FinFET기술의 개요. 출처 : VLSI기술 심포지엄 논문집


FinFET의 핀부분의 단면을 전자현미경으로 관찰한 사진. 왼쪽이 n 채널 MOSFET,
오른쪽이 p 채널 MOSFET이다. 핀의 두께 차이를 알 수 있다. (오른쪽이 얇다)
축척은 표시는 없다. 출처 : VLSI기술심포지엄 논문집


CMOS로직의 성능향상. 세로축은 소비전력의 상대치. 가로축은 속도의 상대치
출처 : VLSI기술심포지엄 논문집


■기억용량 256Mbit SRAM 실리콘 다이를 시험제작

올 2월 ISSCC에서 삼성은 8Mbit SRAM 테스트 칩을 공개했다. 이번에는 논문집에는 게재하지 않았지만 강연 중 256Mbit SRAM 실리콘 다이를 공개했다. 다이(Die) 사진만으로 확인할 수 있었던 건 64Mbit 서브 어레이 4개를 2열2행으로 구성했다는 것이다. 실리콘 다이의 형상은 정사각형에 가까웠다. 실리콘 다이의 치수는 공개하지 않았다. 

SRAM의 메모리셀은 고밀도(HD)형 셀과 고전류(HC)형 셀, 2종류를 개발했다. 메모리셀의 치수는 공개하지 않았다. HD형 메모리셀의 정적잡음여유(SNM)는 전원전압이 0.5V일 때 100mV를 확보했다.

또한, HD형 메모리셀의 SRAM에 주변회로와 메모리셀의 전원전압을 얼마나 낮출 수 있는지 검증(Shmoo Plot)한 결과, 주변회로가 0.6V, 메모리셀 어레이가 0.55V까지 동작할 수 있다는 것을 확인했다. 전체로써는 0.7V의 전원전압을 가하면 안정적으로 동작할 것으로 보여진다. 

고밀도(HD)형 SRAM 셀의 버터플라이 곡선. 출처 : VLSI기술심포지엄 논문집

주변회로의 전원전압(세로축)과 메모리셀의 전원전압(가로축)에 대한 Shmoo Plot.
녹색 부분이 Pass(정상동작), 붉은색 부분이 에러(동작불량)을 의미한다.
출처 : VLSI기술심포지엄 논문집


번역:
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좌빵우경 17-06-14 18:58
 
암튼 대단해 ...
 
 
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